Optimização de Potência em circuitos de Routing FPGA

O trabalho optimiza a pot ncia em 4T,5T,6T,7T,8T,9T e 10T SRAM, comparando as suas configura es. S o propostas duas opera es baseadas em modo: opera o Modo I e opera o Mode-II. proposta uma SRAM de 10T baseada no circuito de escrita do driver e a compara o de Pot ncia Est tica, Dissipa o de Pot ncia Est tica, M tricas de Desempenho como Produto de Retardamento de Pot ncia e Produto de Retardamento de Energia s o comparados utilizando o TANNER 7.0. No futuro, os circuitos de trabalho de l gica Adiabatic t m de ser implementados e os resultados t m de ser obtidos.