Zeit-Digital-Wandler speziell für teilerlose ADPLL-Anwendungen

In diesem Buch wird ein neuartiger Zeit-Digital-Wandler (TDC) f r eine volldigitale Phasenregelschleife (ADPLL) vorgestellt, der eine hohe Linearit t und einen gro en Eingangsbereich mit normalisiertem fraktionalem Ausgangscode erreicht. Die Topologie basiert auf startbaren Pseudo-Differential-Verz gerungszellen. Sie arbitriert im Format eines Gated Ring Oscillator (GRO), um das Messintervall zu verl ngern. Eine Normalisierungseinheit wurde entwickelt, um den Ausgang frei zu kalibrieren und Phasenfehler f r teilerlose ADPLL-Anwendungen zu messen. Inhalte: 1) Ein erweiterter variabler Phasenakkumulator mit minimaler Hardwarekomplexit t f r ADPLL-Anwendungen. 2) Ein 15b, Sub-10ps Aufl sung, gateable Pseudo-Delay Ring Oscillator Time-to-Digital Converter f r weitreichende RF Anwendungen. 3) Ein neuer hybrider TDC basierend auf einer GRO-Pseudo-Delay-Architektur mit fraktionalem Code und Erkennung eines gro en Zeitbereichs f r teilerlose ADPLL. Vollst ndige Liste der Autoren: Sehmi Saad, Mongia Mhiri, Aymen Ben Hammadi und Kamel Besbes.