Dual-Core-RISC-Prozessor mit konfigurierbarer Hardware unter Verwendung von VERILOG

Dieses Buch schl gt den Entwurf und die Architektur eines dynamisch skalierbaren Dual-Core-Pipeline-Prozessors vor. Die Methodik des Entwurfs besteht in der Kernfusion zweier Prozessoren, wobei zwei unabh ngige Kerne dynamisch zu einer gr eren Verarbeitungseinheit umgewandelt werden k nnen oder als separate Verarbeitungselemente verwendet werden k nnen, um eine hohe sequentielle Leistung und eine hohe parallele Leistung zu erzielen. Der Prozessor bietet zwei Ausf hrungsmodi. Modus 1 ist der Multiprogrammierungsmodus f r die Ausf hrung von Befehlsstr men mit geringerer Datenbreite, d. h. jeder Kern kann einzeln 16-Bit-Operationen ausf hren. In diesem Modus wird die Leistung durch die parallele Ausf hrung von Befehlen in beiden Kernen auf Kosten der Fl che verbessert. In Modus 2 sind beide Prozessorkerne gekoppelt und verhalten sich wie eine einzige Verarbeitungseinheit mit hoher Datenbreite, d. h. sie k nnen 32-Bit-Operationen ausf hren. Um diesen Modus zu realisieren, ist eine zus tzliche Kommunikation zwischen den Kernen erforderlich. Der Modus kann dynamisch umgeschaltet werden, sodass dieser Prozessor mit einem einzigen Design mehrere Funktionen bieten kann. Das Design und die Verifizierung des Prozessors wurden erfolgreich mit Verilog auf der Xilinx 14.1-Plattform durchgef hrt. Der Prozessor wurde sowohl in der Simulation als auch in der Synthese mit Hilfe von Testprogrammen verifiziert.