Processador RISC Dual Core com hardware configurável usando VERILOG

Este livro prop e o design e a arquitetura de um processador pipeline dual-core dinamicamente escal vel. A metodologia do design a fus o central de dois processadores, onde dois n cleos independentes podem se transformar dinamicamente em uma unidade de processamento maior, ou podem ser usados como elementos de processamento distintos para alcan ar alto desempenho sequencial e alto desempenho paralelo. O processador oferece dois modos de execu o. O modo 1 o modo multiprogramming para execu o de fluxos de instru es de largura de dados inferior, ou seja, cada n cleo pode realizar opera es de 16 bits individualmente. O desempenho melhorado neste modo devido execu o paralela de instru es em ambos os n cleos, ao custo da rea. No modo 2, ambos os n cleos de processamento s o acoplados e comportam-se como uma nica unidade de processamento de alta largura de dados, ou seja, podem realizar opera es de 32 bits. necess ria comunica o adicional entre n cleos para implementar este modo. O modo pode mudar dinamicamente; portanto, este processador pode fornecer multifuncionalidade com um nico design. O design e a verifica o do processador foram realizados com sucesso usando Verilog na plataforma Xilinx 14.1. O processador verificado tanto em simula o quanto em s ntese com a ajuda de programas de teste.