Filtragem em loop no padrão HEVC emergente

Este livro prop e a conce o e a arquitetura do filtro de desbloqueio (DBF) que remove os artefactos de bloqueio na nova codifica o de v deo de alta efici ncia (HEVC) emergente. O DBF do HEVC utiliza dois tipos de filtro, o normal e o forte. A arquitetura de ambos os modos de filtragem proposta neste livro. As mem rias distribu das e os dois caminhos de dados aumentam o paralelismo e tornam a arquitetura mais eficiente. A arquitetura proposta foi inicialmente implementada em MATLAB 2013(R), depois descrita usando Verilog em MODELSIM 10.2c(R) e, finalmente, foi sintetizada em Xilinx ISE Design Suite 14.5(R). A arquitetura proposta descrita em Verilog e implementada em FPGA. A arquitetura pode ser executada em tempo real para computar v deo 4k UHD a 30 fps, utilizando 46,65 milh es de clocks. A contagem total de portas equivalentes da arquitetura proposta de 11,4K para a implementa o na placa Virtex-4 e de 46K para a placa Virtex-5.