SRAM CMOS Progettazione e analisi di una cella SRAM a bassa perdita e ad alta velocità

In questo lavoro viene presentata una nuova cella SRAM single ended a 5T e 6T. Questo transistor una cella ad alta densit o occupa un'area inferiore rispetto alle celle SRAM convenzionali a 6T. La corrente di dispersione di questa cella molto bassa rispetto alle altre celle 5T o 6T convenzionali. Per questa cella necessario un circuito di precarica come per le celle SRAM convenzionali a 6T. Questa cella anche efficiente dal punto di vista energetico. Inoltre, i risultati mostrano che i dati memorizzati in questa cella sono altamente stabili. La configurazione proposta pu essere migliorata con varie tecniche. Possiamo cambiare il rapporto d'aspetto della cella per ottenere risultati migliori. Possiamo applicare il clock gating per ottenere un circuito efficiente dal punto di vista energetico. Possiamo migliorare il circuito periferico per ottenere prestazioni migliori.