Processeur RISC double coeur avec matériel configurable à l'aide de VERILOG

Cet ouvrage propose la conception et l'architecture d'un processeur double coeur en pipeline volutivit dynamique. La m thodologie de conception repose sur la fusion des coeurs de deux processeurs, o deux coeurs ind pendants peuvent se transformer dynamiquement en une unit de traitement plus grande, ou tre utilis s comme l ments de traitement distincts pour atteindre des performances s quentielles et parall les lev es. Le processeur offre deux modes d'ex cution. Le mode 1 est un mode multiprogrammation pour l'ex cution de flux d'instructions de faible largeur de donn es, c'est- -dire que chaque coeur peut effectuer des op rations 16 bits individuellement. Les performances sont am lior es dans ce mode gr ce l'ex cution parall le des instructions dans les deux coeurs, au d triment de l'espace. Dans le mode 2, les deux coeurs de traitement sont coupl s et se comportent comme une seule unit de traitement largeur de donn es lev e, c'est- -dire qu'ils peuvent effectuer des op rations 32 bits. Une communication suppl mentaire entre les coeurs est n cessaire pour mettre en oeuvre ce mode. Le mode peut changer de mani re dynamique; ce processeur peut donc offrir plusieurs fonctions avec une conception unique. La conception et la v rification du processeur ont t r alis es avec succ s l'aide de Verilog sur la plateforme Xilinx 14.1. Le processeur a t v rifi la fois en simulation et en synth se l'aide de programmes de test.